这是一份关于3.5D先进封装手艺
，特殊是在HPC和AI加速器领域的周全先容
，涵盖了手艺原理、要害实现、市场应用和未来趋势。

周全先容3.5D先进封装：HPC与AI加速器的异构集成手艺与市场应用

焦点摘要

在“后摩尔定律”时代
，当晶体管微缩的收益递减、本钱剧增时
，先进封装手艺成为了延续半导体工业生长的主要引擎。其中
，3.5D先进封装 作为一种要害的异构集成手艺
，通过在高性能盘算和人工智能加速器中高效地整合差别工艺节点、差别功效的芯片
，实现了系统级性能的奔腾
，正成为驱动前沿科技生长的基石。

一、 什么是3.5D封装？从2.5D到3D的演进

要明确3.5D
，首先需要相识2.5D和3D封装。

1. 2.5D封装：

• 原理：多个芯片（如CPU、GPU、HBM）并排安排在一个硅中介层 上。中介层内部有高密度的硅通孔和布线
  ，充当“超等PCB”
  ，提供芯片间的高速互联。

• 特点：芯片之间通过中介层通讯
  ，而不是直接通过PCB
  ，缩短了互联距离
  ，提高了带宽和能效。台积电的CoWoS 和英特尔的EMIB 是典范代表。

2. 3D封装：

• 原理：将芯片直接堆叠在另一颗芯片之上
  ，通过硅通孔 举行笔直互联。

• 特点：互联密度最高
  ，延迟最小
  ，但设计和制造重漂后、散热挑战也最大。代表手艺有台积电的SoIC。

  3.5D封装 - 一个看法性的界说：

• “3.5D”并非一个严酷的官方术语
  ，而是业界为了形貌一种介于2.5D和3D之间、兼具两者优点的混淆集成结构。

• 焦点头脑：它不像3D那样直接堆叠焦点盘算芯片
  ，而是将多个焦点盘算芯片（如盘算芯粒Chiplets）并排放在硅中介层上（2.5D结构）
  ，同时将高带宽内存等芯片以更细密的方法（如局部3D堆叠）集成在统一中介层上。

• 通俗明确：可以看作是在一个强盛的2.5D地基上
  ，举行了要害部位的3D“加盖”或“嵌入”
  ，实现了更优的性能、功耗和面积平衡。

二、 3.5D封装的要害手艺与实现

在HPC/AI领域
，3.5D封装的焦点是实现逻辑芯片（CPU/GPU/ASIC） 与高带宽内存 的极致集成。

1. 焦点手艺载体：台积电CoWoS

台积电的CoWoS 是3.5D封装最典范的实现。其演进历程清晰地展示了从2.5D到3.5D的路径：

• CoWoS-S：最初的2.5D版本
  ，使用无源硅中介层
  ，在其上安排逻辑芯片和HBM。这是NVIDIA A100、V100等芯片接纳的手艺。

• CoWoS-R：使用RDL（再布线层） 中介层替换硅中介层
  ，本钱较低
  ，适用于对互联密度要求稍低的场景。

• CoWoS-L：这就是真正的“3.5D”封装。

• 混淆键合中介层：它连系下场部硅中介层 和LSI（局部硅互联）芯片。

• 事情方法：多个盘算芯粒并排在中介层上（2.5D结构）
  ，而芯粒与芯粒之间的超高速互联是通过嵌入在中介层中的LSI芯片来实现的。这个LSI芯片就像一个高速交流网络
  ，提供了比古板中介层布线更高效、带宽更高的芯粒间毗连。

• 优势：实现了比古板2.5D更高的互联密度和带宽
  ，同时阻止了整个盘算芯片3D堆叠带来的重大散热和设计挑战。NVIDIA的H100和B200 GPU 就接纳了CoWoS-L手艺。

2. 焦点组件：硅中介层与微凸块

• 硅中介层：是3.5D封装的“地基”。它由硅制成
  ，可以使用成熟的半导体工艺制作出微米级别的TSV和超高密度布线
  ，其线路密度远高于古板PCB。

• 微凸块：用于毗连芯片与中介层或中介层与封装基板。其间距越小
  ，互联密度越高。3.5D封装要求极小的凸块间距（例如25?m以下）。

3. 要害驱动力：高带宽内存

• HBM自己也是通过3D堆叠（3D封装）手艺将多个DRAM芯片堆叠在一起。

• 在3.5D结构中
  ，HBM客栈通过微凸块与硅中介层毗连
  ，与旁边的盘算GPU/CPU实现超短距离、超高带宽的通讯。这正是知足AI大模子海量数据吞吐需求的要害。

三、 市场应用情形

3.5D先进封装险些成为了顶级HPC和AI加速器的“标配”。

1. NVIDIA：

• Hopper架构（H100） 和 Blackwell架构（B200）：均接纳台积电CoWoS-L手艺。将多个GPU芯粒和HBM3/3E集成在一起
  ，实现了亘古未有的芯粒间互联带宽（如B200的10TB/s）
  ，以支持万亿参数大模子的训练和推理。

2. AMD：

• Instinct MI300系列：是异构集成的规范。MI300A将CPU芯粒（Zen 4）、GPU芯粒（CDNA 3）和HBM3所有集成在一个CoWoS平台上。MI300X则专注于加速盘算
  ，集成了多个GPU芯粒和高达192GB的HBM3。这同样是3.5D集成的典范应用。

3. Intel：

• Ponte Vecchio GPU：接纳了英特尔自家的EMIB（2.5D） 和 Foveros（3D） 手艺举行混淆集成
  ，其重大结构也切合3.5D的看法。它通过EMIB毗连多个盘算芯片
  ，并通过Foveros举行3D堆叠
  ，实现了47个芯片单位的异构集成。

4. 云端巨头自研芯片：

• Google的TPU、Amazon AWS的Inferentia和Trainium等虽然详细封装细节未完全果真
  ，但为了抵达顶尖性能
  ，都必定接纳了类似的2.5D/3.5D先进封装手艺来集成大宗盘算焦点和HBM。

四、 推动3.5D封装生长的驱动因素

1. “内存墙”：古板架构中
   ，盘算单位与内存之间的数据带宽成为性能瓶颈。3.5D封装将HBM与盘算单位紧邻安排
   ，极大缓解了此问题。

2. “功耗墙”：长距离数据传输功耗重大。3.5D的短距离互联显著降低了IO功耗
   ，使更多功率可用于现实盘算。

3. “摩尔定律放缓”：简单巨型芯片（Monolithic Die）的制造本钱和良率问题突出。3.5D允许使用多个更小、更高良率的“芯粒”来组合成一个大型系统
   ，提升了经济性。

4. 异构集成需求：AI事情负载需要差别架构的处置惩罚器（CPU、GPU、FPGA、专用加速器）和内存协同事情。3.5D提供了理想的异构集成平台。

5. 系统性能与小型化：在有限的物理空间内集成更多功效
   ，实现更高的系统级性能。

五、 挑战与未来趋势

挑战

• 高昂的本钱：硅中介层和先进封装工艺很是腾贵
  ，是顶级芯片才肩负得起的手艺。

• 设计与测试重漂后：需要芯片、封装和系统协同设计
  ，带来了重大的EDA工具和要领论挑战。

• 热治理：高功率密度芯片集中在一起
  ，爆发重大热量
  ，需要立异的散热解决计划（如均热板、液冷）。

• 供应链与标准：需要建设成熟的芯粒生态和互联标准（如UCIe）
  ，以实现差别厂商芯粒的混搭。

未来趋势

1. UCIe标准与“Chiplet化”：通用芯
   ；チ曜糢CIe 的推出
   ，将加速差别厂商芯粒的集成。未来的3.5D封装可能集成来自台积电、英特尔、三星甚至第三方IP供应商的芯粒。

2. 光刻手艺的连系：随着CoWoS等中介层尺寸靠近光罩极限
   ，未来可能泛起“拼接”手艺
   ，制造出比光罩尺寸更大的中介层
   ，以支持更重大的系统。

3. 质料与工艺立异：玻璃中介层、更细的凸块间距、直接铜-铜混淆键合等新手艺将进一步提升互联性能和能效。

4. 与3D封装的融合：未来的系统级封装可能会看到更多的3.5D基础结构
   ，并在其上举行焦点盘算芯片的3D堆叠
   ，形成更重大的“3D+2.5D”或“3D+3.5D”架构。

结论

3.5D先进封装已不再是一项可选的手艺
，而是驱动HPC和AI时代继续前行的焦点使能手艺。它通过巧妙的异构集成
，乐成突破了单芯片的性能、功耗和本钱瓶颈
，为构建更强盛、更高效的盘算系统提供了现实路径。随着UCIe等生态标准的成熟和制造工艺的前进
，3.5D封装将继续演进
，成为未来算力基础设施的基石。

先进封装洗濯-尊龙凯时科技锡膏助焊剂洗濯剂先容：

水基洗濯的工艺和装备设置选择对洗濯细密器件尤其主要
，一旦选定
，就会作为一个恒久的使用和运行方法。水基洗濯剂必需知足洗濯、漂洗、干燥的全工艺流程。

污染物有多种
，可归纳为离子型和非离子型两大类。离子型污染物接触到情形中的湿气
，通电后爆发电化学迁徙
，形成树枝状结构体
，造成低电阻通路
，破损了电路板功效。非离子型污染物可穿透PC B 的绝缘层
，在PCB板表层下生长枝晶。除了离子型和非离子型污染物
，尚有粒状污染物
，例如焊料球、焊料槽内的浮点、灰尘、灰尘等
，这些污染物会导致焊点质量降低、焊接时焊点拉尖、爆发气孔、短路等等多种不良征象。

这么多污染物
，究竟哪些才是最备受关注的呢？助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中
，它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种因素
，焊后必定保存热改性天生物
，这些物质在所有污染物中的占有主导
，从产品失效情形来而言
，焊后剩余物是影响产品质量最主要的影响因素
，离子型残留物易引起电迁徙使绝缘电阻下降
，松香树脂残留物易吸附灰尘或杂质引发接触电阻增大
，严重者导致开路失效
，因此焊后必需举行严酷的洗濯
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