目今PoP的趋势和前进

 目今的趋势是朝向更小化和更高密度的PoP生长
，封装到封装的互连间距有0.5mm
，这类封装要求再回流时翘曲低至50μm
，这类封装也将会使底部PoP的底部上的焊球间距转移到0.4mm
，由于高引脚数和受限的封装面积（目的一样平常是12×12 mm或更小的封装尺寸）
，需要在室温下知足共面规范
，再回流时知足在焊料熔点温度以上的苛刻的翘曲规范。在外貌组装一侧
，为使微细球间距的PoP组装和再回流同时爆发
，正在引入刷新的外貌组装工艺。当今典范的外貌组装工艺包括在PCB上印刷焊膏、安排底部PoP、在熔剂内电镀顶部PoP焊球、在底部PoP上安排顶部PoP、在清洁干燥的空气中通过熔炉再回流将其熔化。引入的新型工艺包括了在焊剂或焊料糊中熔化顶部封装焊球
，可以提高再回流历程中顶部究竟部的封装互连的鲁棒性。

刷新外貌组装和PoP组装的工艺和质料是须要的
，由于工业最先举行下一代PoP器件的大宗生产。当今
，生产的大大都底部封装可以调理键合线的互连。然而
，倒装芯片仍然在知足12×12mm或更小尺寸要求的同时
，一样平常还可适用于下一代封装的更高密度和性能要求（图3）。因此
，大部分在印刷版上的底部PoP逻辑器件都是倒装芯片器件。倒装芯片的另一个优势是器件的组装高度小于模塑密封键合线器件的高度。倒装芯片器件无需举行模塑密封
，这就降低了加工本钱。然而
，不接纳模塑密封质料
，不需要底部填充倒装芯片器件
，这会为控制封装的翘曲带来很大的挑战。

控制封装翘曲 

为控制封装翘曲
，稍厚的基板和新型封装质料需要举行检测。为知足最大为0.22mm（JEDEC机械规范）的组装高度
，可以减薄倒装芯片
，可允许在顶部组装0.5mm间距的顶部PoP。其他底部PoP的转变也正在举行开发
，可有助于控制封装翘曲
，允许接纳更厚的裸片。现在开发的底部封装中
，中心处接纳模塑密封化合物的倒装芯片
，或者将模塑化合物扩展到封装边沿处。这些封装一样平常在顶部周围处（焊盘上的焊料或其他计划）有内建的互连通孔
，有助于与顶部PoP“桥接误差”。这种“桥接”计划也正在被含有两个裸片叠层的底部封装所接纳。某些先进的下一代PoP要求逻辑器件和逻辑器件或者逻辑器件和模拟器件叠层在一起。这类叠层中的底部裸片是倒装芯片或者是键合线
，但顶部裸片总是接纳引线键合。因此
，必需要求模塑封装
，除非顶部PoP接纳0.65 mm的焊球间距
，“桥接”计划是必需的。

降低高度 

当今
，降低叠层高度是PoP所面临的最难题的挑战之一。现在
，PoP一样平常是手机中的数字部分或PCB侧面最厚的封装。虽然其它的封装
，包括裸片叠层封装
，其封装高度最大为1.2mm
，或者更低
，而PoP叠层正起劲知足最大高度为1.4mm。早期PoP叠层的最大高度在1.8mm周围
，现在PoP叠层最大高度规模在1.6mm内。降低叠层高度的难度在于镌汰器件组装的高度
，或者底部封装之间密封模塑所要求的间隙。如前面讨论所说
，降低厚度可爆发更高的翘曲？梢越档投ゲ縋oP
，可是在大宗生产中顶部PoP都接纳最薄的基板和裸片厚度（基板厚度0.13 mm
，裸片厚度60至75μm）。进一步降低要求越发薄的基板、裸片粘接质料（裸片粘接薄膜）
，需要裸片厚度60μm以下。这些质料的供应本钱通常是特另外用度
，生产中这些更薄质料和器件的处置惩罚都是有疑问的。

在 过 去 几 年内
，新型PoP解 决 方 案 已被 引 进 
， 在满 足 最 高 高度1.4 mm的要求同时
，可在顶部PoP内叠层两个存储器件。未来
，这类PoP叠层将接纳很是薄的存储裸片和越发先进的超薄封装质料
，能够知足最高高度为1.2 mm。 

PoP的未来

新型PoP及其转变正在冉冉升起
，可以解决现在古板PoP的一些弱点。例如
，随着封装变得越来越薄
，焊球间距越来越小
，一种控制PoP翘曲挑战的解决方法是在组装到PCB上之前将顶部和底部封装组装到一起。虽然这削弱了PoP在无邪性上的优点
，可是在基板组装前举行“预叠层”是一项相对简朴的工艺
，再回流历程中较量容易控制——再回流中PCB自身的翘曲。对预叠层PoP举行测试
，可确保它是优异的
，并且能够展现出比单独的顶部或底部PoP更低的翘曲
，因此制造PoP类似于在PCB上组装一个越发古板的窄间距BGA。预叠层PoP很是吸引那些现在能为终端客户提供低端逻辑器件和顶部存储器件的器件制造商。这种选择吸引的不是那些谋划移下手持装备的终端客户
，而是期待为自己的产品接纳PoP的客户。

随着底部PoP的处置惩罚器性能和容量一连增高
，裸片的面积越来越大
，纵然晶圆工艺尺寸从90 nm缩减到65 nm甚至以下
，这些都造成很难在12×12mm或更小的封装体内安顿器件
，而这正是现在所需要的。扇入PoP解决计划（底部PoP的顶部外貌上的焊盘不在周围
，而在中心）已经最先研发
，为获得更小、更高密度的PoP器件以及更大的裸片与封装比率（图4）。扇入PoP也能够抵达一个更小的、更大本钱效益的中心BGA顶部PoP。由于模塑密封或者封装顶部的外貌可扩展到封装边沿
，已经证实
，这类封装比古板PoP解决计划的翘曲更小。扇入PoP的另一优点是在顶部叠层封装上能够容纳更高数目的互连。这无需增大封装体即可获得
，由于顶部中心互连阵列间距为0.5 mm
，甚至0.4 mm。这允许处置惩罚器随处置惩罚器封装叠层或者处置惩罚器到高引脚数的存储器接口
，这是手机制造商的要害手艺。在某种意义上讲
，类似扇入PoP的PoP转变正在担负基板内嵌入元件的使命
，而扇出晶圆级封装方规则将目的致力于填补未来。

PoP封装 

PoP堆叠芯片洗濯：PoP堆叠芯片/Sip系统级封装在mm级别间距举行焊接
，助焊剂作用后留下的活性剂等吸湿性物质
，较小的层间距如存有少量的吸湿性活性剂足以占有相对较大的芯片空间
，影响芯片可靠性。要将有限的空间里将残留物带离扫除
，洗濯剂需要具备较低的外貌张力渗入层间芯片
，抵达将残留带离的目的。尊龙凯时科技研发的洗濯剂具有卓越的渗入能力
，以确保芯片间残留活性剂被彻底扫除。

尊龙凯时科技为您提供PoP堆叠芯片水基洗濯全工艺解决计划。

针对先进封装产品芯片焊后封装前
，基板载板焊盘、电子制程细密焊后洗濯的差别要求
，尊龙凯时科技在水基洗濯方面有较量富厚的履历
，关于有着低外貌张力、低离子残留、配合差别洗濯工艺使用的情形
，自主开发了较为完整的水基系列产品
，细腻化对应涵盖从半导体封装到PCBA组件终端
，包括有水基洗濯剂和半水基洗濯剂
，碱性水基洗濯剂和中性水基洗濯剂等。详细体现在
，在一律的洗濯力的情形下
，尊龙凯时科技的兼容性较佳
，兼容的质料更为普遍
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